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[发明专利]叠层封装结构-CN201811196282.1在审
发明人：郑礼辉;高金福;简智源;卢思维 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-10-15 - 公布日： 2020-01-07 - 主分类号： H01L23/31 文献下载
摘要：一种叠层封装(package‑on‑package，PoP)结构包括第一封装及堆叠在所述第一封装上的第二封装。所述第一封装包括管芯、多个导电结构、包封体及重布线结构。所述管芯包括位于后表面上的非晶层。所述导电结构环绕所述管芯。所述包封体包封所述管芯及所述导电结构。所述重布线结构位于所述管芯的有源表面上且与所述导电结构及所述管芯电连接。
管芯导电结构封装源表面包封体后表面重布线叠层封装非晶层管芯电包封堆叠环绕

[发明专利]叠层封装结构-CN201810628042.8在审
发明人：沈东翰;陈承先;刘国洲;郑锡圭;赖怡仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-06-19 - 公布日： 2019-10-29 - 主分类号： H01L23/31 文献下载
摘要：本发明实施例提供一种叠层封装结构，包含：第一封装件、多个导电凸块、第二封装件以及底部填充胶。导电凸块设置在第一封装件的第二表面上且电连接到第一封装件。第二封装件通过导电凸块设置在第一封装件的第二表面上，且包含半导体器件以及包封半导体器件的包封材料。从包封材料的上部表面到半导体器件的上部表面的最短距离大于或大体上等于半导体器件的厚度的两倍。底部填充胶填充在第一封装件与第二封装件之间。
封装件半导体器件导电凸块叠层封装结构底部填充胶包封材料第二表面上部表面最短距离电连接包封填充

[发明专利]叠层封装结构-CN201310332206.X有效
发明人：林志伟;黄晖闵;洪艾蒂;蔡钰芃;郑明达;刘重希 -专利权人：台湾积体电路制造股份有限公司
申请日： 2013-08-01 - 公布日： 2018-08-28 - 主分类号： H01L23/52 文献下载
摘要：本发明提供了叠层封装结构，其中，一种器件包括：安装在底部封装件上的顶部封装件，底部封装件包括多个互连部件，并且底部封装件包括形成在底部封装件第一面上的多个第一凸块；半导体管芯，接合在底部封装件的第二面上，半导体管芯通过互连部件电连接至第一凸块，并且半导体管芯位于顶部封装件和底部封装件之间；以及形成在顶部封装件和底部封装件之间的底部填充层。
封装结构

[实用新型]叠层封装结构-CN201721631766.5有效
发明人：王之奇 -专利权人：苏州晶方半导体科技股份有限公司
申请日： 2017-11-29 - 公布日： 2018-07-20 - 主分类号： H01L27/146 文献下载
摘要：本申请公开了一种影像传感芯片的叠层封装结构，该叠层封装结构包括影像传感芯片封装体、控制芯片封装体以及电路板，通过将影像传感芯片封装体和电路板并列设置于控制芯片封装体的同一表面，可以减少叠层封装结构的层数，进而减少叠层封装结构的总厚度。在该叠层封装结构中，影像传感芯片封装体包括第一基板和影像传感芯片，第一基板包括第一表面和第二表面，控制芯片封装体包括第二基板和控制芯片，第二基板包括第一表面和第二表面，为了实现信号的传递，可以将第一基板的第二表面与第二基板的第一表面的第一区域电连接
叠层封装结构封装体影像传感芯片第二基板第一表面控制芯片电路板第二表面第一基板电连接并列设置第二区域第一区域同一表面传递申请

[发明专利]封装、叠层封装结构及制造叠层封装结构的方法-CN202310026404.7在审
发明人：邱胜焕;陈俊仁;陈承先;刘国洲;张国辉;林忠仪;郑锡圭;赖怡仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-12-27 - 公布日： 2023-03-14 - 主分类号： H01L21/56 文献下载
摘要：一种封装包括管芯、多个第一导电结构、多个第二导电结构、包封体及重布线结构。所述管芯具有有源表面及与所述有源表面相对的后表面。所述第一导电结构及所述第二导电结构环绕所述管芯。所述第一导电结构包括圆形柱且所述第二导电结构包括椭圆形柱或圆台。所述包封体包封所述管芯、所述第一导电结构及所述第二导电结构。所述重布线结构位于所述管芯的所述有源表面及所述包封体上。所述重布线结构电连接到所述管芯、所述第一导电结构及所述第二导电结构。
封装结构制造方法

[发明专利]封装、叠层封装结构及制造叠层封装结构的方法-CN201811608334.1有效
发明人：邱胜焕;陈俊仁;陈承先;刘国洲;张国辉;林忠仪;郑锡圭;赖怡仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-12-27 - 公布日： 2023-01-31 - 主分类号： H01L23/31 文献下载
摘要：一种封装包括管芯、多个第一导电结构、多个第二导电结构、包封体及重布线结构。所述管芯具有有源表面及与所述有源表面相对的后表面。所述第一导电结构及所述第二导电结构环绕所述管芯。所述第一导电结构包括圆形柱且所述第二导电结构包括椭圆形柱或圆台。所述包封体包封所述管芯、所述第一导电结构及所述第二导电结构。所述重布线结构位于所述管芯的所述有源表面及所述包封体上。所述重布线结构电连接到所述管芯、所述第一导电结构及所述第二导电结构。
封装结构制造方法

[发明专利]太阳光电模块封装叠层结构及其制造方法-CN201010222161.7有效
发明人：彭成瑜;李文贵;黄中腾 -专利权人：财团法人工业技术研究院
申请日： 2010-06-30 - 公布日： 2012-01-11 - 主分类号： H01L31/04 文献下载
摘要：本发明公开一种太阳光电模块封装叠层结构及其制造方法。所述太阳光电模块封装叠层结构包括内含数个太阳电池的一叠层结构，这种叠层结构内具有数个叠层界面。而太阳光电模块封装叠层结构的特征在于上述叠层结构还包括至少一叠层压花结构，其中叠层压花结构是自上述叠层结构的一表面起连续形成在叠层界面中至少一者，且叠层压花结构位在太阳电池之间，造成太阳光电模块封装叠层结构具有可挠特性与光散射的效果
太阳光电模块封装结构及其制造方法

[发明专利]Micro OLED叠层封装结构应力测试方法及Micro OLED叠层封装结构-CN202110709809.1在审
发明人：程家有;刘胜芳;赵铮涛 -专利权人：安徽熙泰智能科技有限公司
申请日： 2021-06-25 - 公布日： 2021-09-28 - 主分类号： G01L1/24 文献下载
摘要：本发明提供一种应用于Micro OLED技术领域的Micro OLED叠层封装结构应力测试方法，本发明还涉及一种Micro OLED叠层封装结构，所述的Micro OLED叠层封装结构应力测试方法，其特征在于：所述的Micro OLED叠层封装结构应力测试方法的测试步骤为：在硅片基底(7)上制备第一封装层(1)；在第一封装层(1)上制备第二封装层(2)；在第二封装层(2)上制备第三封装层(3)；在第三封装层(3)上制备可再生的应力发光材料涂层(4)，本发明所述的MicroOLED叠层封装结构应力测试方法，步骤简单，能够在不通过可靠性试验的条件下，实现检测叠层封装结构应力的目的，便于及时观测产品性能可靠性。
micro oled 封装结构应力测试方法

[发明专利]一种设有散热件的叠层封装结构-CN202010575777.6有效
发明人：周礼信 -专利权人：萍乡伊博智能科技有限公司
申请日： 2020-06-22 - 公布日： 2022-03-29 - 主分类号： H01L23/367 文献下载
摘要：本发明提供了一种用于叠层封装结构散热件及制造方法、封装结构，该用于叠层封装结构散热件包括：导热外壳；隔离层包括由上至下依次设置第一、第二...第N隔离层，N为大于2自然数，且在任一层上均具有导气孔，设置在相邻两隔离层之间水液容纳腔和凸柱本发明用于用于叠层封装结构散热件及制造方法、封装结构叠层封装结构封装结构通过加入散热件来降低封装结构温度。
一种设有散热封装结构

[发明专利]芯片叠层封装结构和芯片叠层封装方法-CN202110819499.9在审
发明人：张吉钦;何正鸿 -专利权人：甬矽电子（宁波）股份有限公司
申请日： 2021-07-20 - 公布日： 2021-10-22 - 主分类号： H01L25/18 文献下载
摘要：本发明的实施例提供了一种芯片叠层封装结构和芯片叠层封装方法，涉及半导体封装技术领域，芯片叠层封装结构包括基底电路板、第一芯片、保护覆胶层、第二芯片、线路连接层、第三芯片和包封层，通过在基底电路板上贴装第一芯片，再在包覆在第一芯片外的保护覆胶层上设置第二芯片，并在包覆在保护覆胶层外的线路连接层上设置第三芯片，且在线路连接层上还设置有第一电性柱，第三芯片、第二芯片以及线路连接层通过第一电性柱电连接为一体，同时完成了第一芯片、第二芯片和第三芯片的堆叠，这种堆叠结构避免了芯片之间的相互干涉，且无需打线，降低了封装难度，且提升了存储芯片数量，提高了产品性能。
芯片封装结构方法

[发明专利]芯片的叠层封装结构及叠层封装方法-CN201510665364.6有效
发明人：谭小春 -专利权人：矽力杰半导体技术(杭州)有限公司
申请日： 2015-10-15 - 公布日： 2018-06-26 - 主分类号： H01L25/065 文献下载
摘要：本发明提供一种芯片的叠层封装结构以及叠层封装方法，在所述叠层封装结构中，在进行第一层管芯封装时通过互连体和第一重布线体将电极引出，适应于焊盘间距密度较高的芯片封装，同时无需用到键合引线，减少了封装电阻，此外，利用贯穿第一包封体和基板的贯穿体引出第二层芯片上的电极，从而实现了芯片的叠层封装，有效的减少了集成电路的封装面积以及引脚数量。
叠层封装结构叠层封装芯片电极封装管芯封装键合引线芯片封装包封体第一层贯穿体互连体重布线电阻焊盘基板引脚集成电路贯穿

[发明专利]芯片的叠层封装结构及叠层封装方法-CN201711065718.9有效
发明人：谭小春 -专利权人：矽力杰半导体技术（杭州）有限公司
申请日： 2015-10-15 - 公布日： 2023-04-25 - 主分类号： H01L23/498 文献下载
摘要：本发明提供一种芯片的叠层封装结构以及叠层封装方法，在所述叠层封装结构中，在进行第一层管芯封装时通过互连体和第一重布线体将电极引出，适应于焊盘间距密度较高的芯片封装，同时无需用到键合引线，减少了封装电阻，此外，利用贯穿第一包封体和基板的贯穿体引出第二层芯片上的电极，从而实现了芯片的叠层封装，有效的减少了集成电路的封装面积以及引脚数量。
芯片封装结构方法

[发明专利]叠层芯片封装结构-CN201511007893.3有效
发明人：尤文胜 -专利权人：合肥矽迈微电子科技有限公司
申请日： 2015-12-24 - 公布日： 2019-03-05 - 主分类号： H01L23/482 文献下载
摘要：本发明提供了一种叠层芯片封装结构，在所述叠层芯片封装结构中，上下两层芯片的有源面朝向相对，下层芯片上的电极通过重布线部件引出的所述叠层芯片封装结构的表面重新排布，上层芯片的电极通过导电凸块的电连接到下层芯片的焊盘上，再通过重布线部件引出到叠层芯片封装结构的表面重新排布，上层芯片对下层芯片而言还起到了承载支撑的作用。因此，所述叠层芯片封装结构无需使用预先制定的引线框架，且具有重布线部件，使得封装设计更具灵活性，封装结构面积更小，集成度更高。
芯片封装结构

[实用新型]叠层芯片封装结构-CN201521115945.4有效
发明人：尤文胜 -专利权人：合肥祖安投资合伙企业(有限合伙)
申请日： 2015-12-24 - 公布日： 2016-08-10 - 主分类号： H01L23/482 文献下载
摘要：本实用新型提供了一种叠层芯片封装结构，在所述叠层芯片封装结构中，上下两层芯片的有源面朝向相对，下层芯片上的电极通过重布线部件引出的所述叠层芯片封装结构的表面重新排布，上层芯片的电极通过导电凸块的电连接到下层芯片的焊盘上，再通过重布线部件引出到叠层芯片封装结构的表面重新排布，上层芯片对下层芯片而言还起到了承载支撑的作用。因此，所述叠层芯片封装结构无需使用预先制定的引线框架，且具有重布线部件，使得封装设计更具灵活性，封装结构面积更小，集成度更高。
芯片封装结构

[发明专利]具有三维层叠结构的半导体封装体-CN202111254286.2在审
发明人：郑然丞;金锺薰 -专利权人：爱思开海力士有限公司
申请日： 2021-10-27 - 公布日： 2022-08-30 - 主分类号： H01L25/18 文献下载
摘要：本公开提供了一种具有三维层叠结构的半导体封装体。半导体封装体包括封装体衬底、多个存储器叠层、至少一个处理器芯片以及一个或更多个散热结构。存储器叠层设置在封装体衬底上。存储器叠层彼此间隔开预定距离。处理器芯片设置在存储器叠层上，并与存储器叠层中的每个存储器叠层部分重叠。散热结构设置在存储器叠层的上表面上。
具有三维层叠结构半导体封装

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